Lessius Mechelen ects

Hoofdpagina | Schakelprogramma elektronica-ICT

Digitale ontwerpmethodologie (1011ABAeict202c)


Opleiding Schakelprogramma elektronica-ICT Academiejaar 2011-12
Studiepunten 1 Studietijd 25 uur
OpleidingsfaseEerste Opleidingsfase Creditcontract mogelijk
Examencontract(diploma) mogelijk Ja Examencontract (creditbewijs) mogelijk Ja
AardVerplicht QuoteringPunt op 20
Tweede examenkansJa    

Docenten

  • Meel Jan

Onderwijstaal

  • Nederlands

Onderwijsvorm

  • Hoorcollege

Begincompetentie

Elektriciteit (SP.00.05) gevolgd hebben EN Wiskunde en Statistiek (SP.00.02) gevolgd hebben

Eindcompetentie

AB_AV_02AB_AV_02 - Denk – en redeneervaardigheidGeen omschrijving in gedragsindicatoren in niveaus
AB_IV_01AB_IV_01 - Probleemoplossend vermogenGeen omschrijving in gedragsindicatoren in niveaus
AB_IV_03AB_IV_03 - OntwerpvaardighedenGeen omschrijving in gedragsindicatoren in niveaus
AB_KI_03AB_KI_03 - Specifieke technische kennisGeen omschrijving in gedragsindicatoren in niveaus
AB_OV_01AB_OV_01 - Kritische reflectie en onderzoekende houdingGeen omschrijving in gedragsindicatoren in niveaus
AB_OV_02AB_OV_02 - OnderzoeksmethodiekGeen omschrijving in gedragsindicatoren in niveaus
AB_SV_01AB_SV_01 - Ingesteldheid tot levenslang lerenGeen omschrijving in gedragsindicatoren in niveaus
AB_SV_03AB_SV_03 - IngenieursattitudesGeen omschrijving in gedragsindicatoren in niveaus

Leerresultaten

De student:

- kan digitale schakelingen beschrijven op basis van een hardware beschrivingstaal (VHDL). [KI3, IV2, IV1]

- kan een sequentiele functie beschrijven met een FSM (Finite State Machine) en deze omzetten naar een schema op basis van logische poorten en flip-flops. [KI3, IV2, IV1]

Inhoud

1. Beheersing van de complexiteit bij het ontwerp van digitale schakelingen

    m.b.v. een aangepaste ontwerpmethodologie

2. Beschrijving van de functionaliteit van een digitale schakeling met

    een hardware beschrijvingstaal (VHDL = Very High Speed Integrated Circuit

    Hardware Description Language)

3. Logische synthese: omzetting van een VHDL-beschrijving naar een implementatie

4. Finite State Machine (FSM): beschrijving en synthese van een synchrone

   sequentiele schakeling op basis van een FSM

Studiematerialen

Cursus: “Digitale Ontwerpmethodologie”, J. Meel en  D. Van Landeghem

Evaluatie

Eerste examenkansTweede examenperiode (juni)Mondeling examen100%
Tweede examenkansDerde examenperiode (augustus)Mondeling examen100%